2007-5-13 21:12:26 阅读230 评论0 132007/05 May13
今天在使用的时候发现一点小bug和错误
#!/usr/bin/perl
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#author : Derek Zeng
#data : 23/04/07
#Version : 0.1
#Description: for test bench generationg
#author : Derek Zeng
#data : 13/05/07
#Version : 0.2
2007-4-23 1:32:21 阅读311 评论0 232007/04 Apr23
经常写好了RTL code需要写verilog testbench,觉得挺麻烦,于是写了一个perl小程序来自动生成,
可以自动例化顶层,添加fsdb波形文件生成函数,生成原始clock和reset信号。
因为无法获得所有输入信号的激励要求,所以可能还需要手动添加输入激励。简单测试了一下,
其中不免还有些bug,我会继续修改!
#!/usr/bin/perl
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#author : Derek Zeng
#data : 23/04/07
#Version : 0.1
2007-3-17 23:32:33 阅读59 评论1 172007/03 Mar17